目标周转时间减半：Rapidus 与 Cadence 共推芯片设计 AI 辅助

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AI 总结
• 上周，日本半导体制造商 Rapidus 与芯片 EDA & IP 巨头 Cadence 宣布在芯片设计 AI 辅助领域开展合作。
• 双方合作旨在促进 AI 智能体在先进制程 SoC 设计中的应用，核心目标是将芯片设计的周转时间减半。
• Rapidus 为其 AI 辅助设计解决方案产品线 Raads 新增了与 Cadence InnoStack AI Super Agent 集成的 Raads Navigator 和 Raads Indicator 两项工具。
• 此次集成可在 SoC 工作流程中实现智能体设计编排并自动协调各项任务，通过数据驱动优化帮助管理先进节点复杂性，提升设计可预测性和工程效率。

【合作背景】
IT之家 7 月 20 日消息，日本先进半导体制造商 Rapidus 与芯片 EDA & IP 巨头 Cadence 上周宣布在芯片设计 AI 辅助领域开展合作， 促进 AI 智能体在先进制程 SoC 设计的应用 ，目标将芯片设计的周转时间 (TAT) 减半。

                               
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【工具集成】
IT之家了解到，Rapidus 为其 AI 辅助设计解决方案产品线 Raads 新增与 Cadence 的 InnoStack AI Super Agent 集成 Raads Navigator 和 Raads Indicator 两项工具，从而能够在关键的 SoC 工作流程中实现智能体设计编排， 自动协调从早期架构探索到实现和最终验收的各项任务 。

【合作意义】
此次集成通过在设计生命周期中应用数据驱动的优化，旨在帮助团队管理先进节点的复杂性，提高设计的可预测性，并提升工程效率，同时助力 Rapidus 实现缩短设计周转时间的目标。

[来源链接] https://www.ithome.com/0/978/961.htm